半導體的3D時代（三）

Logic

對于3D NAND“節點”，可以輕松地根據物理層數進行定義，對于DRAM節點一般采用有源區的半節距，而邏輯節點幾乎是公司營銷人員稱之為多少就是多少。

由于FinFET是3D結構，因此某些人認為當前的FinFET前沿工藝是3D，但在本次討論中，我們認為3D是指器件堆疊，即允許堆疊多個有源層以創建器件堆疊的情況。在這種情況下，一旦采用CFET，3D邏輯器件將真正出現。圖7列出了追求最新技術的3家公司的節點路線圖。

圖7．邏輯路線圖。

由于英特爾與代工廠之間的分裂，此圖中的節點比較變得復雜。英特爾遵循經典的節點名稱，即45nm，32nm，22nm，14nm，而代工廠遵循的是“新”節點名稱，分別為40nm，28nm，20nm，14nm。此外，英特爾在每個節點上微縮更多，因此Intel 14nm的密度與代工廠10nm類似，Intel 10nm的密度與代工廠7nm類似。

在圖的頂部，我概述了基于交替的0．71和0．70倍微縮得到的節點名稱系列。在圖的底部，我按公司和年份列出了每個節點的晶體管密度。如前所述，晶體管密度是基于NAND和Flipflop單元的權重計算的。括號中每個節點的旁邊是FF（FinFET），HNS（水平納米片），HNS ／ FS（Forksheet，基于Imec的工作來提高密度）和CFET（互補堆疊的FET，其中nFET和pFET是垂直堆疊）。CFET量產之時，就是邏輯微縮從基于單層的微縮成為真正的3D解決方案之日，原則上CFET可以通過添加更多層來繼續進行微縮。

圖中粗體表示領先的密度或技術。2014年，英特爾憑借其14納米工藝在密度上取得了領先地位。臺積電在2016年以10納米制程占據密度領先地位，并在2017年以7納米制程保持領先地位。臺積電和三星在7nm處的密度相似，但要達到5nm，臺積電的微縮率要比三星大得多，2019年，臺積電以其5nm技術保持工藝密度領先。如果三星在2020年實現HNS技術（我們稱之為3．5納米節點），那么他們可能會在密度上領先，并成為第一家制造HNS的公司。在2021年，TSMC的3．5納米節點（我們稱之為）可能會幫助他們返回到密度領先位置。如果英特爾能夠實現他們通常目標的那種兩年一次微縮的速度，我們相信他們可以在2023年在采用5納米工藝時重新取得密度方面的領先。

圖8給出了這些邏輯制程的掩模數量。EUV的引入減少了掩模數，如果沒有EUV，我們可能會在此圖表上看到100個以上的掩模。正如我們對NAND掩膜計數圖所做的那樣，虛線是平均掩膜數。我們還基于“相似”密度對工藝進行了分組，例如，將Intel 14nm與代工廠10nm工藝結合在一起，將Intel 10nm與代工廠7nm工藝結合在一起。

圖8邏輯制程掩模數趨勢。