5.5G/6G無線通信技術的迭代演進及下一代串行接口向更高傳輸速率突破，對毫米波本振時鐘抖動性能提出了更嚴苛的要求。亞采樣鎖相環憑借其高鑒相增益的優勢，成為低抖動時鐘芯片的主流解決方案，但仍面臨挑戰。
中國科學院微電子研究所與清華大學合作，提出雙邊沿乒乓亞采樣鎖相環架構。該架構同時利用參考時鐘的上升沿與下降沿，實現了參考頻率的等效倍頻，解決了傳統亞采樣鎖相環在環路帶寬、帶內相位噪聲與參考雜散之間存在的設計折衷難題。團隊還提出高功率與面積效率的注入鎖定緩沖器方案，該結構在高效提取振蕩器二次諧波的同時能夠實現諧波整形，降低了鎖相環帶外相位噪聲。
基于上述兩種技術，團隊采用65nm CMOS工藝設計了一款K波段鎖相環時鐘芯片，輸出頻率覆蓋22.4GHz至25.6GHz，整體功耗低于18mW，RMS積分抖動優于50fs，其抖動—功耗優值達到?254dB以下。
相關研究成果在線發表在《IEEE固態電路學報》（IEEE Journal of Solid-State Circuits）上。研究工作得到國家自然科學基金的支持。
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